Nur wer das Ziel kennt, kann treffen.

Die Problemlöser kommen.

Unsere Services beinhalten:

  • Integrales Team Management
  • Design Lead Functionen
  • Projekt Management
  • Verifikation und Debugging (Produktions-Testprogramme)
  • Test-Konzepte der gesamten IC‘s (JTAG, MBist, Scan, IDDQ)
  • Geprüfte Design Lead Möglichkeiten für unterschiedliche ASIC Projekte
  • Low Power und Multi Voltage Designs
  • Umfassende Lösungsfindung (Vorgehensweise mit maximalem Problemlösungsfaktor)

Umfassendes Chip Design Mangement

„Ein Projekt ist nur so gut, wie es geführt wird.“

Ob ein Projekt gut und erfolgreich sein wird, liegt ausschließlich in der Hand von Menschen. Wir leben und arbeiten in einer Zeit, in der alte Strategien ausgedient haben. Heute entscheidet, wie man miteinander kommuniziert und umgeht.
Wir machen Ihr Projekt zu unserem Projekt. Mit unserem externen Management sind wir jeden Tag aufgefordert, unser Können immer unter Beweis zu stellen. Das garantiert Ihnen einen sehr hohen Qualitätslevel.
Unser Blick von Außen ist freier für das Wesentliche. Ein effektives Miteinander (Meeting-Kultur) steht für uns an erster Stelle.
Ressourcen werden von uns flexibel und ökonomisch dem Bedarf Ihres Projektes angepasst.

  • Projektleitung
  • Synergie-Optimierung
  • FMEA (Failure-Mode-Effect-Analysis)
  • Ressourcen-Management
  • Begleitung und Dokumentation

ChipGlobe World

Frontend Design

  • Cadence: JasperGold ®, Incisive ® Enterprise Simulator (HAL), Conformal ® Constraint Designer, Genus™ Synthesis (RTL Compiler), First Encounter®, Tempus™, Genus™ (RTL Compiler), Modus™ test, Conformal®, Incisive® Enterprise Simulator
  • Mentor Graphics: DFT Advisor, BSD Architect, MBISTArchitect™, LBISTArchitect™, Tessent® Testkompress®, Fastscan™, Modelsim®
  • Synopsys: SpyGlass®, SpyGlass® CDC, Design Compiler®, PrimeTime®, MSSTA (mixed signal), DFT Compiler/DFTMAX™, TetraMAX®, VCS®, TetraMAX® LBIST,
  • DFT and ATPG
  • Synthesis
  • STA (Toplevel, hier. Design, Macrolevel, mixed signal)
  • Constraining (General, DDR, SerDes Interface)
  • Formal Verification
  • VHDL and Verilog Design Expertise
  • RTL Validation and Linting
  • Low Power and Multi Voltage Designs

Backend Design

  • Ansys/Apache: ANSYS® Redhawk™
  • Cadence: Conformal® Equivalence Checker, Conformal® Low Power, First Encounter®, Innovus™ (Encounter®), Quantus™ QRC, Physical Verification System (PVS), Voltus™
  • Mentor Graphics: Calibre®,
  • Synopsys: Formality®, IC Compiler™ (ICC, ICC2), Star-RCXT™, ICV / Hercules™, Primerail
  • Physical Layout
  • Layout
  • Layout Verification
  • IR Drop Analysis
  • Low Power and Multi Voltage Designs

Functional Verification

  • Cadence: Incisive® XL, vManager™, mixed signal extention to Incisive® Enterprise Simulator, Low Power extentions
  • Mentor Graphics: Questa® verification platform products, Modelsim®
  • Synopsys: VCS® Verification Platform products
  • Languages: e, System C, C++, SystemVerilog, RNM (Real number modelling), Verilog, Verilog-AMS, VHDL
  • Constraint random coverage driven verification
  • Mixed signal metric driven verification
  • Portable Stimulus
  • Secure Designs and verification based on ISO26262
  • UVM/OVM

Above trademarks are owned by the respective companies in the U.S. and/or other countries